Multichannel information processing has been used in data collection and analysis. Software tools allow data processing only after it enters the system, which can negatively affect the performance of the entire system. The operation result of the hardware pipeline processing based on FPGAs is the system load decrease while data processing. In this regard, the authors presented a pipeline adder, a specially designed system for acoustic detection, used in conjunction with a microphone array. The pipeline adder was implemented with the Verilog digital hardware description language. The designed algorithm output was compared with the solutions of the Vivado library re-designed, reusable blocks (IP-cores) in terms of to multi-bit multichannel computing. A structural diagram of a sequential transition from the serial interface inputs to summation results parallel outputs was presented including debugging and configuration blocks. Each IP-core operating capabilities were described. The IP-cores description fragments included in the adder structure were given. To verify the results, a simulation modeling method was used in the Modelsim HDL description digital simulator. The results confirmed the pipeline adder efficiency and suitability for the data processing systems usage. Ultimately, an efficient multichannel-data summing IP-core has been obtained without the system software part involvement, but with performance acceleration.
Мультиканальная обработка информации востребована в системах сбора и анализа данных. Программные средства позволяют обрабатывать данные только после их поступления в систему, что негативно влияет на быстродействие всей системы. Данную проблему можно решить за счет аппаратных средств конвейерной обработки на базе ПЛИС, существенно снижающих нагрузку на систему при обработке данных. В работе рассмотрен конвейерный сумматор для системы акустического обнаружения, применяемый совместно с микрофонной решеткой. Сумматор реализован с использованием языка описания цифровой аппаратуры Verilog. Проведено сравнение разработанного сумматора с предлагаемыми решениями библиотеки сложнофункциональных блоков Vivado применительно к многоразрядным многопоточным вычислениям. Представлена структурная схема сумматора от входов последовательного интерфейса до параллельной выдачи результатов суммирования, включая блоки отладки и конфигурирования. Описаны функциональные возможности каждого блока. Приведены участки описания сложнофункциональных блоков, входящих в структуру сумматора. Для верификации результата применен метод имитационного моделирования в среде цифровой симуляции HDL-описания Modelsim. Результаты моделирования подтвердили эффективность работы сумматора и возможность его интеграции в системы обработки данных. Сформирован эффективный сложнофункциональный блок суммирования множества каналов данных без применения программной части системы, ускоряющий ее работу.